ADI ADIN2111 Ethernet Schalter wäert den Haaptgrond Aféierung Objet vun de folgenden Inhalt ginn.Duerch dësen Artikel hofft den Editeur datt jidderee e bësse Wëssen a Verständnis vu senger verbonne Situatioun an Informatioun kann hunn.D'Detailer si wéi follegt.
Den ADIN2111 ass e Low Power, niddereg Komplexitéit, Dual Ethernet Port Schalter deen en 10BASE-T1L PHY an e Serial Peripheral Interface (SPI) Hafen integréiert.Den Apparat benotzt e Low-Power-begrenzten Node fir industriell Ethernet Uwendungen an ass konform mam IEEE® 802.3cg-2019™ Ethernet Standard fir laang Distanz 10 Mbps Single Pair Ethernet (SPE).De Schalter (duerchschnëttlech oder Store-a-Forward) ënnerstëtzt verschidde Kabelkonfiguratiounen tëscht den zwee Ethernet Ports an dem SPI Hostport, bitt eng flexibel Léisung fir Linnen, Daisy-Chain oder Ringnetztopologien.
Den ADIN2111 ënnerstëtzt bis zu 1700 Meter Kabelbereich mat ultra-niddere Stroumverbrauch vu 77 mW.Déi zwee PHY Cores ënnerstëtzen 1,0 V pp an 2,4 V pp Operatioun wéi am IEEE 802.3cg Standard definéiert a kënne vun enger eenzeger 1,8 V oder 3,3 V Versuergungsschinn ugedriwwe ginn.Den ADIN2111 ass verfügbar an enger onmanéierter Konfiguratioun wou den Apparat automatesch de Verkéier tëscht zwee Ethernet Ports weidergeleet.
Den Apparat integréiert e Schalter, zwee Ethernet kierperlech Layer (PHY) Cores mat Media Access Control (MAC) Schnëttplazen, an all assoziéiert Analog Circuit, Input an Output Auer Puffergeräter.Den Apparat enthält och intern Pufferschlaangen, SPI- a Subsystemregisteren, a Kontrolllogik fir d'Reset- a Auerkontroll an d'Hardware Pin Konfiguratioun ze verwalten.
Den ADIN2111 integréiert Spannungsversuergungsiwwerwaachungsschalter a Power-on-Reset (POR) Circuit fir verbesserte Systemniveau Robustheet.De 4-Drot SPI benotzt fir mam Host ze kommunizéieren kann als OPEN Alliance SPI oder Generic SPI konfiguréiert ginn.Béid Modi ënnerstëtzen optionalen Dateschutz oder Cyclic Redundancy Check (CRC).
All PHY vum ADIN2111 kann och konfiguréiert ginn fir en Hardware-Ënnerbriechung no engem Hardware-Reset ze generéieren (RESET-Pin niddereg gezunn) andeems de CRSM_HRD_RST_IRQ_EN Bit am entspriechende PHY System Interrupt Mask Register (CRSM_IRQ_MASK) setzt.Och wa béid PHYs kënne benotzt ginn fir Hardware Ënnerbriechungen ze generéieren, ass PHY 1 fir dësen Zweck recommandéiert.Nodeems de SPI Master en Hardware-Ënnerbriechung vum INT-Pin kritt, gëtt de PHYINT-Bit (respektiv de P2_PHYINT-Bit) um Statusregister 0 (bzw., Statusregister 1) och op 1 gesat, an den Ënnerbriechung vum PHY 1 (respektiv PHY) informéiert. 2).D'Quell vum Ënnerbriechung kann dann iwwerpréift ginn mat dem CRSM_HRD_RST_IRQ_LH Bit am entspriechende PHY System Interrupt Status Register (CRSM_IRQ_STATUS).
Fir Systemverifizéierung mat engem externen Host-Controller, kann all PHY vum ADIN2111 opgefuerdert ginn fir en Hardware-Ënnerbriechung um INT-Pin mat dem CRSM_SW_IRQ_REQ Bit am System Interrupt Mask Register (CRSM_IRQ_MASK) ze generéieren.Och wa béid PHYs kënne benotzt ginn fir Hardware Ënnerbriechungen ze generéieren, ass PHY 1 fir dësen Zweck recommandéiert.Nodeems de SPI-Master en Hardware-Ënnerbriechung vum INT-Pin kritt, gëtt de PHYINT-Bit (respektiv de P2_PHYINT-Bit) am Statusregister 0 (bzw. Statusregister 1) och op 1 gesat, an den Ënnerbriechung vum PHY 1 (respektiv PHY) informéiert. 2).D'Quell vum Ënnerbriechung kann dann iwwerpréift ginn mat dem CRSM_SW_IRQ_LH Bit am entspriechende PHY System Interrupt Status Register (CRSM_IRQ_STATUS).
All ADIN2111 PHY kann och e Systemfehler Ënnerbriechung generéieren.D'Interrupt Fändelen sinn an der reservéiert Bits Sektioun vum entspriechende PHY System Ënnerbriechung Status Register (CRSM_IRQ_STATUS).De System Ënnerbriechungsmaskregister (CRSM_IRQ_MASK) muss op der entspriechender PHY konfiguréiert sinn fir Systemfehlerënnerbriechungen z'erméiglechen.Gesinn Table 212 fir Detailer iwwert Ënnerbriechung Mask.Den ADIN2111 muss e Hardware-Reset ënnerhuelen fir vun engem Systemfehler Ënnerbriechung vun engem vun den zwee PHYs ze recuperéieren (de CRSM_IRQ_STATUS reservéiert Bit liest 1 op der jeweileger PHY).
Den ADIN2111 enthält e Stroumversuergungsiwwerwaachungsschaltung fir sécherzestellen datt den Chip déi richteg Spannungsversuergung huet ier Dir d'Energie-Sequenz initiéiert.Wärend der Power-up bleift den ADIN2111 an engem Hardware-Reset-Status, bis all Versuergung säi minimale Steigerungsschwell iwwerschreift an d'Versuergung als gutt ugesi gëtt.
E Hardware Reset gëtt initiéiert vum Power-on Reset Circuit oder andeems de RESET Pin niddereg fir op d'mannst 10 µs dréit.Den ADIN2111 enthält en Deglitch Circuit op dësem Pin fir Impulser méi kuerz wéi 1 µs ze refuséieren.Wann de RESET Pin deassertéiert ass, bleiwen all Input / Output (I/O) Pins am Tri-State Modus, d'Hardware Konfiguratiouns Pins sinn gespaart, an d'I/O Pins sinn op hire funktionnelle Modus konfiguréiert.D'Kristall Oszilléierer Circuit ass aktivéiert wann all extern an intern Muecht Ëmgeréits gëlteg a stabil sinn.Nodeems de Kristall ufänkt a stabiliséiert gëtt, ass d'Phase-gespaarten Loop (PLL) aktivéiert.No enger Verzögerung vun 90 ms (max) nodeems de RESET Pin deassertéiert ass, ginn all intern Aueren behaapt, déi intern Logik gëtt vum Reset befreit, an all intern SPI, PHY 1 a PHY 2 Registere sinn aus dem SPI zougänglech.D'CLK25_REF Auerausgang gëtt niddereg gehal wann de RESET Pin niddereg geholl gëtt a bleift niddereg fir 70 ms (max) nodeems de RESET Pin niddereg geholl gëtt.
All den uewe genannten Inhalt ass all d'Aféierung déi vum Redakter dës Kéier bruecht huet.Wann Dir méi doriwwer wësse wëllt, kënnt Dir et op eiser Websäit oder op Baidu a Google entdecken.
https://www.smart-xlink.com/products.html
Web: www.hdv-tech.com <https://hdv-tech.en.alibaba.com>
Google Websäit:https://www.hdv-fiber.com/
HDV Factory Link:https://youtu.be/xpIZK8Zm4Og